Chiplet 是甚麼？AI 晶片為何需要先進封裝

Chiplet（小晶粒）是把一顆大型系統晶片拆成多顆具體功能晶粒，再透過封裝內高速互連組成完整處理器。 運算核心、I/O、快取、網絡和記憶體介面可以使用各自合適的製程；先進封裝則負責把這些晶粒連接、供電、散熱、測試並交付。

Klaro Research 核心結論： Chiplet 把晶片競爭由單一製程節點擴展到系統整合。投資者應沿着「架構拆分 → 良品晶粒 → die-to-die 互連 → 2.5D／3D 封裝 → 系統良率 → 收入與現金」研究，才能辨認真正控制價值的公司。

本文資料截至 2026 年 9 月 5 日；標準、平台與量產狀態以 UCIe、TSMC、Intel 和 Samsung 官方資料為準。

Chiplet 解決甚麼工程與經濟問題？

大型單片晶片的面積愈大，晶圓上可切出的晶片數量愈少，任何關鍵缺陷亦可能令整顆昂貴晶片報廢。Chiplet 讓設計公司把高性能運算核心放在先進節點，把 I/O 或其他功能放在成熟節點，並重用已驗證的功能模組。

一顆 Chiplet AI 晶片如何製成？

1. 架構拆分： 設計公司決定運算、I/O、快取、網絡與記憶體控制器的邊界。
2. 晶圓製造： 各晶粒在相同或不同製程節點生產。
3. 良品篩選： 晶圓探針與測試找出可進入昂貴封裝的晶粒。
4. 互連形成： silicon interposer、RDL、embedded bridge、TSV、micro-bump 或 hybrid bonding 建立訊號與供電路徑。
5. 組裝與封裝： 晶粒、HBM、載板和散熱結構完成鍵合。
6. 系統測試： 電性、熱、可靠性與成品測試確認整個封裝可交付。

AI 加速器的單一晶粒價值很高，封裝階段的微小缺陷可以同時損失邏輯晶粒與多顆 HBM。這令檢測、量測、鍵合、測試與良率資料的經濟價值同步提高。

2.5D、3D、interposer、RDL 與 TSV 如何分工？

TSMC、Intel 與 Samsung 的官方資料均顯示，2.5D／3D 平台會按 interposer、bridge、RDL 或直接鍵合形成不同組合；台積電 20-F 亦把先進封裝列入其系統整合能力。^[4][5][6]

CoWoS 與 SoIC 比較會進一步拆解橫向與垂直整合；兩者可在同一產品中按先後次序結合。^[2][3]

UCIe 在 Chiplet 生態中做甚麼？

UCIe 定義封裝內 die-to-die I/O 實體層、協議和管理架構。UCIe 3.0 支援 48 GT/s 與 64 GT/s data rates；UCIe 2.0 已加入 3D packaging、測試、管理與除錯能力。標準化有助不同晶粒採用共同連接方法，也讓系統設計可以擴展至光罩面積以上。^[1]

產品量產仍須完成 bump pitch、封裝路線、時鐘、電源、散熱、測試與供應商資格。UCIe 解決互連規格的一部分；foundry、OSAT、設備、EDA、IP 和系統公司共同完成商業化。

Chiplet 產業鏈有哪些可投資位置？

完整公司分工、上市市場與收入純度可由 先進封裝概念股 Gateway繼續研究。

投資者如何驗證 Chiplet 需求已進入財報？

按以下順序追蹤證據：

產品架構／design win
→ tape-out 與晶圓量產
→ 封裝設備訂單、安裝與驗收
→ 晶粒／HBM／載板到位
→ 封裝良率與利用率
→ 公司收入、毛利與營運現金

技術路線圖屬較早證據；設備訂單與客戶預付款反映投入；量產收入、毛利與自由現金流則接近股東回報。投資研究需要標示每個數字位於哪個階段。

Chiplet 的主要失效條件

• 封裝互連、供電或散熱令系統性能低於單片方案；
• known-good-die 篩選或組裝良率偏低，成本收益被封裝損耗吸收；
• 專有介面增加供應商鎖定與重新驗證成本；
• 設備、HBM、載板或測試產能到位時間錯配；
• 市場估值提前計入多年擴產，而收入與現金回收延後。

常見問題

Chiplet 和先進封裝是同一件事嗎？

Chiplet 是系統架構與晶粒拆分方法；先進封裝提供實體互連、組裝、供電、散熱和測試。兩者共同形成可量產的多晶粒產品。

Chiplet 一定比單片晶片便宜嗎？

成本結果取決於晶粒尺寸、節點、封裝、測試、產量和良率。較小晶粒與製程混搭可能改善晶圓經濟，先進封裝亦會增加設備、材料和驗證成本。

HBM 屬於 Chiplet 嗎？

HBM 是垂直堆疊的高頻寬記憶體產品，通常與邏輯晶粒放進同一先進封裝。產品、封裝與供應鏈分工可閱讀 HBM 產業鏈。

下一步應看哪一頁？

想選技術路線，可看 CoWoS vs SoIC；想找上市公司，可看 先進封裝概念股；想比較外包封測公司，可看 Amkor vs ASE。